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微系统|2017 Hot Chips大会聚焦芯片堆叠,DARPA芯片项目将得到有力推动

专注高性能芯片的Hot Chips大会每年都群星云集,今年的大会于8月20日至22日在加利福尼亚召开,大会看点之一芯片堆叠,美国英特尔和赛灵思公司发表精彩的演讲。


背景

当美国英特尔和赛灵思公司等竞争者正在使用专有封装技术来差异化竞争FPGA时,美国的一项研究计划出现了,该计划旨在培育一种生态系统,用于通过即插即用微型芯片(Chiplets)设计半导体,这就是美国国防先期研究计划局(DARPA)的“通用异质集成和知识产权复用策略”项目(CHIPS)(简称“芯片”项目)。


在接下来的八个月里,“芯片”项目的目标是定义和测试开放的芯片接口。未来三年内,“芯片”项目希望多家公司能够利用这些接口,将各种各样的芯片链接起来,形成复杂的元器件。


芯片项目有利推进

英特尔公司已经签署该计划,预计其他公司也将很快跟进。英特尔公司在内部正在辩论,是否部分开放其嵌入式多芯片互连桥接(EMIB)技术作为参与“芯片”项目的一部分。英特尔公司在Hot Chips大会上对EMIB进行了迄今为止最详细的介绍。


赛灵思公司是加速器缓存一致性互联(CCIX)的创始人之一,公司的几位高管对DARPA的“芯片”项目表示感兴趣。公司宣布了第四代FPGA产品,该系列产品采用中国台湾台积电公司专有的CoWoS 2.5-D封装技术。


困扰

目前还不清楚什么方法可以带来低成本、高带宽链接的主流半导体设计。


多年前就已经可以获取采用有机衬底的多芯片模块。据称,一些供应商正在推动相对较低的成本方法,超越其同样相对较低的密度水平。


台积电公司率先推出了一种扇出型晶圆级封装技术,用于苹果公司最新款的手机处理器。这种技术提供的密度比多芯片模块(MCM)大,但不足以处理有线的处理器。


美国AMD公司高端图形处理器(GPU)和美国Nvidia公司的GPU已经加入赛灵思FPGA,使用类似CoWoS的2.5-D封装技术来链接处理器和内存栈。不过,一位拒绝Xbox游戏机的微软高级工程师表示,到目前为止,这些产品对消费者来说太贵了。


同微软公司一样,AMD公司也采用了成本相对昂贵的2.5-D封装技术,用于其Epyc服务器处理器,该处理器由4个芯片在一个有机衬底上堆叠构建而成。AMD公司的Kevin Lepak介绍,更加传统的MCM是众所周知的技术,成本更低,有一些性能取舍,但我们认为他们是合适的。


多方表示,希望DARPA的“芯片”项目能够切实解决复杂的技术和商业壁垒。一位来自赛灵思的高级架构师表示,希望Chiplets变得更像IP。


英特尔公司EMIB接口

2014年,英特尔公司起初将其EMIB描述为一种具有2.5D堆叠能力的方法,成本更低。这部分是因为它只使用硅薄片插入,桥接任意尺寸芯片的任意两个边。


Altera公司在被英特尔公司收购前尝试过这种方法。英特尔公司现在采用EMIB技术布局其高端FPGA,链接DRAM堆栈和收发器。


在Hot Chips大会上,英特尔公司介绍了两种EMIB接口。一种称为UIB的接口是基于韩国三星或SK海力士公司实现的用于DRAM堆栈的Jedec链路。另一种称为AIB接口,是英特尔公司为收发器创建的专有接口,然后推广用于模拟、RF和其他器件。


两种接口都是相对简单的并行I/O电路,英特尔公司认为这两种EMIB接口具有比使用串行链路具有更低的延迟和更好的扩展优点。到目前为止,已经在三个代工厂有六种不同的工艺节点的设计使用了这些接口的模块。


英特尔公司尚未决定是否发布AIB接口,如果发布,它是否会是开源的。AIB运行在一个可编程的速率高达2 Gbits/秒的物理层上,在一个EMIB链路上有多达20000个链接。


英特尔FPGA集团的高级架构师Sergey Shuarayev表示,纯粹的带宽是巨大的,我们可以建立比标线尺寸更大的系统。这表明EMIB器件可能比2.5D堆叠大6倍。


芯片密度也在不断上升。下一代EMIB工艺将支持35微米的凸块,将是目前在代工线上10毫米链接使用55毫米凸块的密度的2.5倍。


Shuarayev建议EMIB可用于将FPGA链接到CPU、数据转换器和光学器件。相比2.5D堆叠,成本较低,产量提高,部分原因在于它能够从FPGA中提取复杂的模拟块。


赛灵思公司CCIX接口

 赛灵思公司在Hot Chips上公布了其VU3xP,这是第四代FPGA,多达三个16nm FPGA和2个DRAM堆叠一起,明年4月之前将出样品。这也是第一个使用CCIX接口的芯片,它支持四个连贯的链接来承载处理器和加速器。


另外,赛灵思公司使用硬化的AXI交换机与内存控制器阵列设计了自己的链接到DRAM堆栈。


挑战

英特尔和赛灵思公司的发言人都指出了创建模块化芯片设计的一些挑战。


Singh表示,CoWoS工艺要求芯片保持在95摄氏度的最大结温以下,而DRAM堆叠中的每个下降层都会增加两度。


Shumarayev表示,英特尔公司要求供应商为其堆栈提供好的芯片。封装坏芯片的成本长期困扰着多芯片封装。

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