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是什么问题导致 10 纳米制程芯片良品率过低?会对下游产品有何影响?

雨果菌 | 2017/11/6 15:48:29

引用供应链的消息源称,台积电遇到了 10 纳米制程芯片良品率过低的问题,他们原计划将于 2017 年第一季度开始量产用于下一代 iPad 的 A10X 芯片,但如今良品率过低的问题有可能会导致他们没能及时交付芯片。
之前有消息称三星的 10nm 制程在量产阶段遇到了良率问题。


  • Ken.L  |   2017/11/7 15:33:50

    新工艺总会有良率问题,更不要说这么尖端的工艺了。正常情况是刚上线的尖端工艺良率只有60%左右,如果低于这个,就有仓促上线的嫌疑了。这次台积电是否很赶,一定要比三星快?


    个人相信193nm的光刻技术已经走到尽头了,靠多重曝光技术苟延残喘,良率出问题不可避免。解决的希望在于EUV光刻(不过EUV又能坚持多久呢,两个节点,7nm和5nm,行不行?再后面呢)。


    苹果也是狡猾啊,年初用A10X打头阵,这两年年IPAD市场地位下降,初期备货有限,即使年初良率低导致产能出问题,影响也能承受。倒是三星,note7出问题后,肯定在憋S8的大招。台积电出的问题他家多半也逃不脱,也会有产能问题。到明年4月份要备2000万台S8的货,可以想象三星半导体员工的爆肝惨状了。


    同样受影响还会有高通的骁龙835,也许会比计划慢一个季度。
    华为要等到明年三季度中才会量产计划中的麒麟970,到时问题估计会缓解。


    那么总结起来,不要相信台积电和三星的先进工艺roadmap。苹果可以等新工艺上线半年后再量产iphone用的SOC(2014年12月台积电的16nm FinFET上线,2015年1月三星14nm FinFET上线,苹果等到2015年六月台积电16nmFinFET 上线才分别用16nm FinFET 和14nm FinFET量产A9,等了6个月,14nm的表现还不理想),华为这种谈判能力有限的要等三个季度以上比较合适。像高通和三星手机这样把量产节点定在新工艺上线3个月的,就要赌命了。


    猜想2:台积电的roadmap是否不老实,16nm就出现了第一代工艺出问题,六个月后出二代才算过关的情况,是否是看三星进度超前了,所以先扔出来占位置,然后逐渐夯实?那他家的roadmap还有何意义?
    猜想3:如果三星这次10nm没有出同样问题,是否说明三星技术上更胜一筹?在14/16nm节点上,三星和台积电同时量产,后来证明三星的14nm 1.0版能用但是效能不佳(不如台积电的16nm2.0),台积电的16nm1.0版(效能太差以至于)不能用。台积电实际上已经输了一阵,只是靠上驷(16nm2.0)对中驷(14nm1.0)才搞赢A9的大战,三星半导体看似输了A9(双版本)的大战,但是2015年4月的Exynos7420那一战他已经帮助自家兄弟三星手机赢了。


    PS:简单解释下为何10nm良率会很麻烦。目前的光刻是193nm沉浸式技术,当你要处理28nm以下尺度的图形时,你会发现在衍射作用下,图形已经不是你想象的图形了。方的变成圆的,拐角变形严重,短直线变成椭圆。这时的解决办法是二重曝光,把版图中同一层次较复杂的图形分解成两个层次较简单图形的组合,用两层光罩分两次完成。随着工艺的进一步进化,二重曝光也不够用了,需要三重,四重曝光,intel甚至用到6重。一个正常的65nm工艺,需要20多层层光罩很正常,但是到了14nm,由于要使用多重曝光,光罩数可能要增加到80。这样繁琐的做法,带来巨大的良率问题也毫不为奇。


  • 余排  |   2017/11/8 16:06:33

    良率的核心问题,工艺、材料、模型、工具相对于工艺节点的成熟度。


    一般来说,一个新工艺节点背后是这些要素的能力提升为前提的。工艺节点的标志是栅长或金属布线宽度,也可以狭义引申为光刻最小的CD值。在历史上,光刻工艺作为最大的瓶颈,是最被重视的要素。而随着隧穿效应的越来越明显,材料(比如high k),模型,工具(比如仿真,layout),也占据了重要地位。可以说,一个工艺节点良率的支撑,非常符合木桶效应,任何要素拖后腿,都会导致良率无法提升。
    10nm工艺节点出现的良率问题,实质上在历史上任何工艺节点上都出现过。而随着摩尔定律的极限到来,良率达到商业化要求需要的时间越来越长了,成本越来越高。从三星和台积在22nm节点以下开始偷换概念开始,这个现象就很明确了。甚至intel这个浓眉大眼的都开始挑片子分级了。可以说和很多传统工业一样,整个半导体工业的发展已经大大放缓了,开始步入技术发展饱和区了。


    基础的量子力学是骗不了人的,到了10nm以下,量子效应的影响是巨大的。没有器件层面上的突破,一切就只是旧体系下的修修补补。EUV也好,多束电子束也好,都不会对体系有本质改变,其它要素都是如此。这并不代表台积有什么问题,也不代表半导体业界不努力,科学家们也没有更好的办法。未来整个产业就只能这么磕磕绊绊的走下去,良率的问题以后还会有,类似的问题会层出不穷。


    用时髦的话说,这就是整个产业未来的新常态。

    对下游的影响?产品的迭代速度会放缓,这是最直观的。其它的,诸如冗余设计,甚至是智能冗余等等手段都是常态。频率、功耗、面积的进步只能向空间发展,后端封装越来越重要。很多以前能标准化的会变的不可靠,IC design不会再像以前那样轻易的躺在标准上享福了,设计公司会更多的和FAB一起冒险。


  • 喜氏天狼  |   2017/11/10 14:44:29

    制程低了间隔太小,组成晶体管的原子数少了。电压高了就漏电,刻的芯片有点瓢就漏电(这个是芯片就有,高间隔的容错率高)。为了降低漏电就得低电压大电流,但是电流上去了发热跟着一起上去了…